在時域中，FIR濾波器的輸入/輸出就是一個輸入訊號與單位脈衝相應的卷積。離散方程為y(n)=x(n)*h(n)=∑x(k)h(n-k)=∑h(k)x(n-k)，其中y(n)為濾波輸出，x(n)為取樣資料，h(n)為濾波抽頭係數.設計FIR濾波器就是要找到N個係數。N-1階濾波器通常需要N個係數描述，通常需要N個乘法器和N-1個2輸入加法器實現。根據FIR表示式，濾波器實質上就是進行乘累加運算，乘累加的次數由濾波器階數決定。其序列結構如圖

係數表的產生我們利用matlab的FDATool來完成。

　　首先開啟matlab的FDATool工具，選擇一個38階的帶通濾波，利用窗函式法，視窗型別為kaiser，BETA設定為3.4，通帶頻率為10Hz~20Hz。取樣頻率100Hz。

設定好之後點選Design Filter並儲存為.fda檔案。之後在simulation環境下，新增該設計，另外使用y=sin(5t)+sin(15t)+sin(30t)作為輸入訊號，開始執行並檢視濾波器的濾波效果，如下圖

可見這個帶通濾波器的濾波效果還是比較好的，同樣我們可以利用FDATool工具設計一個LowPass Filter，採用等波紋設計法，取樣頻率100Hz，截止頻率為20Hz，同樣用上述的訊號作為輸入，得到如下的濾波效果

自此我們在matlab中驗證了濾波器的效果，接下來我們需要在FPGA中實現。在我們設定好FDATool的引數後，我們可以點選Analysis-->Filter Coefficients來觀察FIR濾波器的係數，

這裡的係數全是有符號型的小數，我們在FPGA中需要用整數作為濾波器的係數，所以我們要進行係數的歸一化，點選左下角設定量化引數(Set Quantization Parameters)，Filter arithmetic選擇Fixed-point(定點)。然後就可以匯出Xilink的.coe檔案了。Targets-->XILINK Coefficients(.COE) File.儲存後matlab自動開啟該.coe檔案

CoefData這就是我們FPGA要用的係數表。接下來去編寫Verilog程式碼

module FIR_kaiser_LPF(Clk,Rst_n,data_in,data_out);

    parameter word_data_in = 8;
    parameter word_data_out = 2*word_data_in+1;
    parameter order = 8;
    
    parameter c0 = 8'h0d;
    parameter c1 = 8'h23;
    parameter c2 = 8'h41;
    parameter c3 = 8'h5b;
    parameter c4 = 8'h65;
    parameter c5 = 8'h5b;
    parameter c6 = 8'h41;
    parameter c7 = 8'h23;
    parameter c8 = 8'h0d;
    
    input Clk;
    input Rst_n;
    input [word_data_in-1:0]data_in;
    output wire [word_data_out-1:0]data_out;
    reg [word_data_in-1:0]samples[order-1:0];
    reg [word_data_in-1:0]data_in_tmp1;
    reg [word_data_in-1:0]data_in_tmp2;
    
    integer i;
    
    
 
[email protected](posedge Clk)
        if(!Rst_n)begin
            data_in_tmp1<=8'd0;
            data_in_tmp2<=8'd0;
        end
        else begin
            data_in_tmp1<=data_in;
            data_in_tmp2<=data_in_tmp1;
        end
            
    
    [email protected](posedge Clk)//同步復位,完成移位功能
        if(!Rst_n)begin
            for(i=0;i<order;i=i+1)
                samples[i]<=0;
        end
        else begin
            samples[0]<=data_in_tmp2;
            for(i=1;i<order;i=i+1)
                samples[i]<=samples[i-1];
        end
    //序列實現累加    
    assign data_out = c0*data_in_tmp2 + c1*samples[0] + c2*samples[1] + c3*samples[2] + 
　　　　　　　　　　　　　c4*samples[3] + c5*samples[4] + c6*samples[5] + c7*samples[6] + c8*samples[7];
            

endmodule