allegro學習之如何設定過電阻的等長線規則
阿新 • • 發佈：2018-12-30
過電阻的等長線設定
第一步，紅色圈圈內的圖示就是規則管理器，點選開啟
我們可以看到這樣噠：等長線規則在Relative Propagation Delay(相對傳播延時)
我們發現所有的網路屬性都是Net，如果我們想要過電阻等長佈線，則需要將高速訊號的網路建立Xnet屬性。接著，我們點選Signal Model,如下圖所示：
會出現Signal Model Assignment對話方塊，在pcb中選中高速訊號網路所經過的電阻，定位到此電阻所在的資料夾，選中資料夾，可以看到pcb中此類電阻全部高亮，如下圖：
然後點選Creat Model
點選ok
Vaule賦值，如為10，點選ok
我們可以發現此資料夾下，所有的電阻都建立了統一的模型，點選ok即可
再次進入Constraint Manager,可以發現經過這些電阻的網路都被賦予了Xnet的屬性：
我們的電阻是排阻，一共八個引腳，八個網路被整合為一個如R_AWE代替。之前這個問題困擾了我很長時間，那就是現在只有一個網路了，那我如何設定每個網路呢。。。。所以現在我可以告訴你了。。。
選中R_AWE,右鍵選擇select ，可以看到高亮的引腳，網路由主晶片到儲存晶片。我的方法是找出這四對引腳對，寫在紙上。做完這些我們就可以建立引腳對。
選中R_AWE,右鍵Creat->pin pair,
選擇正確的引腳對，點選Apply後如下圖，R_ARE下面出現了這一對引腳，接著我們可以繼續選擇下一對，直到選完，點選ok即可
選完後出現四個引腳對，你可以把所有的Xnet網路的引腳對建立好，然後選中需要等長的引腳對，右鍵Creat->Match Group
第一步，紅色圈圈內的圖示就是規則管理器，點選開啟
我們可以看到這樣噠：等長線規則在Relative Propagation Delay(相對傳播延時)
我們發現所有的網路屬性都是Net，如果我們想要過電阻等長佈線，則需要將高速訊號的網路建立Xnet屬性。接著，我們點選Signal Model,如下圖所示：
會出現如下AUDIT ERRORS,不要在意，直接點ok即可。
會出現Signal Model Assignment對話方塊，在pcb中選中高速訊號網路所經過的電阻，定位到此電阻所在的資料夾，選中資料夾，可以看到pcb中此類電阻全部高亮，如下圖：
然後點選Creat Model
點選ok
Vaule賦值，如為10，點選ok
我們可以發現此資料夾下，所有的電阻都建立了統一的模型，點選ok即可
再次進入Constraint Manager,可以發現經過這些電阻的網路都被賦予了Xnet的屬性：
我們的電阻是排阻，一共八個引腳，八個網路被整合為一個如R_AWE代替。之前這個問題困擾了我很長時間，那就是現在只有一個網路了，那我如何設定每個網路呢。。。。所以現在我可以告訴你了。。。
選中R_AWE,右鍵選擇select ，可以看到高亮的引腳，網路由主晶片到儲存晶片。我的方法是找出這四對引腳對，寫在紙上。做完這些我們就可以建立引腳對。
選中R_AWE,右鍵Creat->pin pair,
選擇正確的引腳對，點選Apply後如下圖，R_ARE下面出現了這一對引腳，接著我們可以繼續選擇下一對，直到選完，點選ok即可
選完後出現四個引腳對，你可以把所有的Xnet網路的引腳對建立好，然後選中需要等長的引腳對，右鍵Creat->Match Group
然後得到下圖Creat Match Group對話方塊，自己設定Match Group 的名字，點選ok即可
開啟electrical,z NET裡找到Relative Propagation Delay,可以看到如下圖：
SCOPE是範圍的意思，選擇Global，即是這一組線相互等長，在Actual中，軟體自動選擇最長的線作為目標（target），一組中的其他線都以這個最長線的長度為標準，選中MGrp這一行，右鍵analysis，即可看到右側其餘線與最長線的差距。
