用到的術語：

clock skew的產生

　　延時與時鐘線的長度及被時鐘線驅動的時序單元的負載電容、個數有關

由於時鐘線長度及負載不同，導致時鐘信號到達相鄰兩個時序單元的時間不同

於是產生所謂的clock skew

1、不綁定配置

　　在不綁定配置中，PLL只為Native PHY提供高速串行時鐘，而低速的並行時鐘由各通道的本地的CGB生成。由於

在不綁定配置中各通道互不相幹，所以通道之間的clock skew是不能計算的。並且時鐘網絡引入的skew也不能補償。

Single Channel x1 Non-Bonded

Single Channel x1 Non-Bonded 配置步驟：

1、例化PLL IP(ATX PLL, fPLL, or CMU PLL)

2、用PLL的參數化配置器對PLL進行配置

　　對於ATX pll不要包括Master CGB

　　對於fPLL設置反饋模式為Direct

　　對於CMU PLL指定參考時鐘和數據速率

3、通道Native PHY的參數化編輯器設置eNative PHY IP Core TX Channel bonding mode 為 Non Bonded

4、連接PLL的輸出tx_serial_clk 到相應的 tx_serial_clk0 。

2、綁定配置

　　在綁定配置中，高速的串行時鐘和低速的並行時鐘都來自收發器PLL。在這種情況下，每個通道的CGB會被旁路，

並行時鐘是由主CGB產生。而且在綁定配置中，通道之間的clock skew最小。

實現X6/XN通道綁定配置步驟：

1、例化ATX PLL或者fPLL。由於CMU PLL不能驅動Master CGB，所以不能用於綁定配置

2、在PLL的參數編輯器中使能Including Master clock Genaration Block，並且使能Enable bonding clock output ports 。

3、設置Native PHY的TX Channel Bonding Model為PMA Bonding或者PMA/PCS Bonding，並且設置通道數目。

4、連接PLL與Native PHY。在種情況下，PLL IP會生成tx_bonding_clocks輸出信號，位寬為6， Native PHY會有一個

　　tx_bonding_clocks輸入信號，位寬為6的通道位數，如果通道是5那麽位寬為5x6。通道對PLL的tx_bonding_clocks復制

　　進行連接到Native PHY，{5{tx_bonding_clocks}}

PLL與PHY的連接：通道綁定或者不綁定