11 月 5 日訊息，在 PCI SIG 釋出 PCIe 6.0 規範最終草案几周後，Cadence 推出了業界首批經過驗證的 IP 封裝之一，使晶片開發人員能夠在他們的設計中實現 PCIe 6.0 支援並對其進行測試。

該 IP 現已上市，早期使用者能夠在 2022 年至 2023 年的晶片中新增對 PCIe 6.0 的支援。

“早期採用者已經開始探索新的 PCIe 6.0 規範，我們期待看到他們通過臺積電和 Cadence 技術取得積極成果，”Cadence 公司副總裁兼 IP 集團總經理 Sanjive Agarwala 在一份宣告中表示。

Cadence 的 PCIe 6.0 IP 包含一個控制器和一個基於 DSP 的 PHY（物理介面）。該控制器採用多資料包處理架構，在 x16 配置中支援高達 1024 位寬的資料路徑，並支援 PCIe 6.0 的所有關鍵特性，例如高達 64 GT/s 的資料傳輸速率（雙向）、四級脈衝幅度調製 (PAM4) 訊號、低延遲前向糾錯 (FEC)、FLIT 模式和 L0p 功率狀態。

瞭解到，該 IP 專為臺積電的 N5 節點設計，可供各種 AI/ML/HPC 加速器、圖形處理器、SSD 控制器和其他需要支援 PCIe 6.0 的高頻寬 ASIC 的開發人員使用。

除了 IP 封裝外，Cadence 還提供了使用 N5 實現的 PCIe 6.0 測試晶片，旨在測試所有資料速率下 PCIe 6.0 實現的訊號完整性和效能。

該晶片包含一個 PAM4/NRZ 雙模發射器，可保證提供最佳訊號完整性、對稱性和線性度以及低抖動，以及一個可以承受 64GT/s 時超過 35dB 的訊號損傷和通道損耗的接收器，以提供複雜的資料恢復功能。